Bus de contrôle I²C. Encyclopédie de l'électronique radio et du génie électrique

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I²C est une interface à deux fils développée par Philips. La spécification d'origine de l'interface avait un débit de données maximal de 100 Kbps. Cependant, au fil du temps, des normes sont apparues pour des modes de fonctionnement plus rapides I²C. Pour un pneu I²C, des appareils avec des débits d'accès différents peuvent être connectés, car le débit de données est déterminé par le signal d'horloge.

Le protocole de transfert de données est conçu de manière à garantir une réception fiable des données transmises.

Dans le transfert de données, un appareil est le "maître", qui lance le transfert de données et génère les signaux de synchronisation. Un autre appareil "Esclave" - ​​​​démarre la transmission uniquement sur commande du "Maître".

Dans les microcontrôleurs PIC16CXXX, le mode "Esclave" de l'appareil est implémenté matériellement dans le module SSP. Le mode "Maître" est implémenté dans le logiciel.

Termes de base utilisés pour décrire le fonctionnement du bus I²C:

Émetteur - un appareil qui transmet des données sur un bus

Récepteur - un appareil qui reçoit les données du bus

"Maître" - un appareil qui initie la transmission et génère un signal d'horloge

"trimer" - appareil accessible par "Maître"

Multi "Maître" - mode bus I²C avec plus d'un "Maître"

Arbitrage - une procédure pour s'assurer qu'un seul "Maître" contrôle le bus

Синхронизация - procédure de synchronisation du signal d'horloge de deux appareils ou plus

Les étages de sortie des conditionneurs d'horloge (SCL) et de données (SDA) doivent être réalisés dans des circuits à collecteur ouvert (drain) pour combiner plusieurs sorties et connectés au positif de puissance à travers une résistance externe afin d'avoir un niveau "1" sur le bus lorsque ni l'un ni l'autre des appareils ne génère de signal "0". La charge capacitive maximale est limitée à 400pF.

Initialisation et fin du transfert de données

Lorsqu'il n'y a pas de transfert de données sur le bus, les signaux SCL et SDA sont élevés en raison d'une résistance externe.

Les signaux START et STOP sont générés par le "Maître" pour déterminer respectivement le début et la fin du transfert de données.

Le signal START est généré par une transition haut vers bas du signal SDA tandis que le signal SCL est haut. Le signal STOP est défini comme la transition SDA de bas à haut lorsque SCL est haut. Ainsi, lors de la transmission de données, le signal SDA ne peut changer que lorsque le signal SCL est bas.

Adressage des appareils sur le bus I²C

Deux formats d'adresse sont utilisés pour adresser les appareils :

Format 7 bits simple avec bit de lecture/écriture R/W ;

et format 10 bits - dans le premier octet, les deux bits les plus significatifs de l'adresse et le bit d'écriture/lecture sont transmis, dans le deuxième octet, la partie basse de l'adresse est transmise.

Confirmation d'acceptation

Lors de la transmission de données, après chaque octet transmis, le récepteur doit accuser réception de l'octet avec un signal ACK.

Si "l'esclave" n'accuse pas réception de l'adresse ou de l'octet de données, le "maître" doit interrompre la transmission en émettant un signal STOP.

Lors de la transmission de données de "l'esclave" au "maître", le "maître" génère des signaux d'accusé de réception pour recevoir des données ACK. Si le « maître » n'accuse pas réception d'un octet, « l'esclave » arrête de transmettre des données, « libérant » la ligne SDA. Le "Maître" peut alors générer un signal STOP.

Pour le délai de transfert de données, "l'esclave" peut définir un zéro logique, indiquant au "maître" d'attendre. Après la "libération" de la ligne SCL, la transmission des données se poursuit.

Transfert de données de "Maître" vers "Esclave"

Lecture des données de "Slave"

Utilisation du signal re-START pour accéder à "Esclave"

Mode multi-maître

Protocole de communication I²C vous permet d'avoir plus d'un "Maître" sur le bus. Les fonctions d'arbitrage et de synchronisation permettent de résoudre les conflits sur le bus lors de l'initialisation du transfert.

Arbitrage

L'arbitrage est effectué sur la ligne SDA lorsque la ligne SCL est haute. Un appareil qui pilote la ligne SDA haut quand un autre envoie bas perd le droit de prendre "Maître" et doit passer en mode "Esclave". Un "maître" qui a perdu l'initiative sur le bus peut générer des impulsions d'horloge jusqu'à la fin de l'octet dans lequel il a perdu ses propriétés de maître.

Синхронизация

L'horloge sur le bus se produit après que l'arbitrage a été effectué sur le signal SCL. Lorsque le signal SCL passe de haut en bas, tous les appareils intéressés commencent à compter la durée du niveau bas. Les appareils commencent alors à faire passer SCL de bas en haut en fonction du débit de données requis. Après que le niveau passe de bas à haut, les appareils intéressés comptent la durée du niveau haut. Le premier appareil à abaisser le signal SCL détermine les paramètres d'horloge.

Publication : cxem.net

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