FPGA modernes de XILINX : série VIRTEX. Donnée de référence

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En 2014, la société américaine Xilinx fête ses 30 ans. Déjà à un stade précoce de son existence, en 1984, la société a proposé un nouveau type de circuits logiques - des cristaux matriciels de base reprogrammables par l'utilisateur (Field Programmable Gate Array, ou FPGA). Les circuits intégrés ont donné au concepteur électronique les avantages des cristaux de matrice de base standard tout en leur permettant de concevoir, configurer, déboguer, corriger les bogues et reconfigurer le circuit intégré sur le chantier. En conséquence, la flexibilité de l'appareil s'est améliorée et le délai de mise sur le marché des produits finis a été considérablement réduit. Quelles sont les réalisations de Xilinx à ce jour ?

introduction

Aujourd'hui, Xilinx lance plusieurs séries de FPGA. Ils sont divisés en FPGA - cristaux matriciels de base reprogrammables par l'utilisateur - et CPLD (Complex Programmable Logic Devices) - dispositifs logiques programmables complexes. Dans chaque série - d'une à plusieurs familles, contenant à leur tour des microcircuits qui diffèrent par la capacité, la vitesse et le type de boîtier (voir figure). Les principales caractéristiques des FPGA Xilinx (début 2004) :

• une quantité importante de ressources : plus de 10 millions de portes système par puce ;
• hautes performances : fréquences système supérieures à 400 MHz ;
• technologie de fabrication prometteuse : normes topologiques jusqu'à 90 nm, métallisation à neuf couches, dont le cuivre ;
• architecture très flexible avec de nombreuses fonctionnalités système : RAM interne distribuée et par blocs, logique de transfert rapide, tampons internes de troisième état, etc. ;
• possibilité d'initialisation et de vérification via JTAG ;
• possibilité de programmer directement dans le système ;
• une large gamme de produits : des microcircuits peu coûteux et relativement simples pour la mise en œuvre de projets logiques à grande échelle à des microcircuits très complexes pour la création d'outils de traitement numérique du signal à haut débit, la modélisation et le prototypage de nouveaux types de processeurs, de dispositifs informatiques, etc. ;
• cycle de conception court et faible temps de compilation ;
• des outils de conception peu coûteux (y compris gratuits).

Xilinx produit des FPGA basés sur trois types de mémoire :

• SRAM (type FPGA). Dans ce cas, la configuration du circuit est stockée dans la RAM interne « shadow » et l'initialisation est effectuée à partir d'une matrice de mémoire externe. La séquence de configuration (bitstream) peut être chargée dans le FPGA directement dans le système et rechargée un nombre illimité de fois. L'initialisation du FPGA est effectuée automatiquement à partir de la ROM de démarrage externe lorsque la tension d'alimentation est appliquée ou forcée par un signal spécial. Le processus d'initialisation prend 20 à 200 ms, pendant lesquels les broches du FPGA sont dans un état de haute résistance (remontées vers une unité logique). Les FPGA de ce type comprennent les microcircuits de la série Virtex, Spartan ;
• mémoire flash. La configuration est stockée dans la mémoire flash interne non volatile et peut être écrasée à tout moment directement à partir d'un PC via le port JTAG, éliminant ainsi le besoin d'un programmeur. Grâce à JTAG, des tests internes du circuit sont également fournis. Cette technologie est utilisée pour les CPLD de la famille XC9500 ;
• EEPROM. Dans de tels FPGA, la configuration est stockée dans une EEPROM interne non volatile et peut à tout moment être écrasée directement depuis le PC. Les CPLD de la famille CoolRunner sont fabriqués à l'aide de cette technologie.

Pendant la phase de débogage, la configuration peut être téléchargée depuis un ordinateur à l'aide de trois types de câbles : MultiPRO Desktop Tool, Parallel Cable IV et MultiLinx Cable. Tous les câbles prennent en charge la programmation de la puce CPLD sans port JTAG. Lors du choix d'un câble, il est nécessaire de prendre en compte leurs propriétés, indiquées ci-dessous :

Outil de bureau MultiPRO se connecte à un port parallèle PC, prend en charge la programmation/configuration dans le système de tous les FPGA Xilinx, ainsi que la programmation hors ligne des FPGA de la famille CoolRunner-ll et des PROM des séries XC18V00 et PlatformFlash. Dans le même temps, la présence dans un ensemble du programmeur lui-même et du câble de téléchargement a permis de réduire le coût d'un ensemble d'outils de débogage et de programmation ;

Câble parallèle IV se connecte au port parallèle du PC, prend en charge le démarrage FPGA et la programmation CPLD, et la relecture de la configuration via le port JTAG. La tension d'alimentation est fournie par une source externe de 5 V. La livraison du câble comprend un adaptateur conçu pour alimenter le câble en tension depuis le port PS / 2 de l'ordinateur;

Câble MultiLinx se connecte au port RS-232 d'un PC ou d'une station de travail, ainsi qu'au port USB d'un PC. La tension d'alimentation (5 ; 3,3 ; 2,5 V) est fournie par la carte.

Riz. 1. FPGA Xilinx

Xilinx propose un ensemble complet de logiciels qui vous permet de mettre en œuvre un projet basé sur les FPGA publiés. Le logiciel comprend la saisie de schémas et de texte, la synthèse VHDL/Verilog, la simulation fonctionnelle, le traceur de cristaux, la simulation post-trace, etc. De plus, Xilinx développe des modules spécialisés, les soi-disant cœurs logiques, qui peuvent être utilisés comme éléments de bibliothèque lors de la conception de dispositifs basés sur FPGA.

Brève classification des microcircuits XILINX modernes

A ce jour, les FPGA Xilinx suivants sont les plus prometteurs :

• FPGA série Virtex ;
• FPGA de la série Spartan, à l'exception des puces des familles Spartan (tension d'alimentation 5 V) et Spartan-XL (3,3 V) ;
• Série CPLD XC9500 ;
• CPLD série CoolRunner-ll.

L'utilisation d'autres séries de FPGA Xilinx actuellement produites dans de nouveaux développements n'est pas recommandée. Par conséquent, nous ne les considérerons pas.

Série VIRTEX

La série FPGA comprend quatre familles : Virtex, Virtex-E, Virtex-ll et Virtex-ll Pro. Lancée à la fin de 1998, la série Virtex a élargi les FPGA traditionnels de type FPGA avec un ensemble puissant de fonctionnalités pour résoudre les problèmes de conception de systèmes hautes performances. Les puces FPGA de la série se caractérisent par une architecture flexible, constituée d'une matrice de blocs logiques configurables (Configurable Logic Blocks - CLB), entourés de blocs d'E / S programmables (Input-Output Blocks - SE). Logique d'overdrive dédiée pour l'arithmétique à grande vitesse, prise en charge des multiplicateurs dédiés, chaînes cascadables pour les fonctions à haute entrée, plusieurs registres/verrous activés par horloge avec réinitialisation et réglage synchrones/asynchrones, les bus internes à trois états équilibrent la vitesse et la densité d'emballage logique.

Le système hiérarchique des éléments de mémoire des microcircuits en série comprend : une mémoire distribuée basée sur des tables de consultation à quatre entrées (4-LUT - Look-Up Table), configurées soit comme une RAM 16 bits, soit comme un registre à décalage 16 bits ; mémoire de bloc intégrée (chaque bloc est configuré en tant que RAM double port synchrone) et interfaces avec les modules de mémoire externes. Les FPGA de la série prennent en charge la plupart des normes d'E/S (technologie SelectIO™) et les FPGA des familles ultérieures prennent en charge les normes de transmission de signaux différentiels - LVDS (Low-Voltage Differential Signaling), BLVDS (Bus LVDS), LVPECL (Low-Voltage Positive Emitter- logique couplée). Des circuits de commande de synchronisation intégrés à grande vitesse sont fournis. La conception est réalisée à l'aide du progiciel ISE (Integrated Software Environment) fonctionnant sur un PC ou un poste de travail : ISE BaseX, ISE Foundation, ISE Alliance. Les puces de la série Virtex sont produites avec des normes topologiques de 0,22 à 0,15 microns et une métallisation multicouche. Tous les microcircuits de la série sont testés à 100 % en usine.

Examinons de plus près les principales familles de microcircuits inclus dans la série Virtex.

Famille Virtex - la quatrième génération de puces FPGA après la sortie en 1984 du premier FPGA de ce type. Pour la première fois, les microcircuits FPGA de la famille ont permis de mettre en œuvre non seulement des fonctions logiques ordinaires, mais également des opérations encore effectuées par des produits spécialisés distincts. Avec l'avènement de la famille Virtex, les FPGA sont passés de la catégorie des circuits logiques d'interconnexion à la catégorie des dispositifs programmables qui servent de centre aux systèmes numériques.

Les principales caractéristiques de la famille de FPGA Virtex: hautes performances (jusqu'à 200 MHz), grande capacité logique (50 1 à 2,5 million de portes système), tension d'alimentation du cœur 66 V, compatibilité avec le bus PCI 1 MHz, prise en charge du "hot swap " pour Compact PCI (Tableau 16). Les puces de la famille prennent en charge 2 normes d'E/S hautes performances, notamment LVTTL, LVCMOS33, PCI66, PCI24, GTL/GTL+, SSTL, HSTL, AGP et CTT, ainsi qu'une connexion directe aux périphériques KZBTRAM. Les circuits de contrôle d'horloge intégrés comprennent quatre modules de boucle à verrouillage de retard DLL intégrés et quatre réseaux de distribution d'horloge étendus avec des transitions de bord bas plus 4 réseaux d'horloge locaux. Chaque bloc de mémoire embarquée est configuré en tant que RAM synchrone à double port de 128 Ko (capacité totale maximale de XNUMX Ko).

Tableau 1. Paramètres des microcircuits de la famille Virtex

Les microcircuits de la famille sont fabriqués selon la technologie CMOS de 0,22 micron avec une métallisation à cinq couches.

Famille Virtex-E, sorti déjà en septembre 1999, est comparable dans ses caractéristiques et ses propriétés aux ASIC spécialisés. Les puces FPGA de la famille sont conçues pour les systèmes d'échange de données et de traitement numérique du signal. Par rapport aux microcircuits de la première famille, ils se caractérisent par des performances plus élevées (fréquence système jusqu'à 320 MHz) et une plus grande capacité logique (plus de 2 millions de portes système, tableau 2). Comme la famille précédente, la technologie SelectIO™ prend en charge plusieurs normes d'E/S, y compris, pour la première fois, les normes de transmission différentielle - LVDS, BLVDS, LVPECL. Les puces de la famille prennent en charge le PCI 32/64 bits, 33/66 MHz. La tension d'alimentation du cœur est de 1,8 V. Le système de mémoire hiérarchique à trois niveaux a la même structure que dans la famille précédente. Mais la capacité maximale de la mémoire de bloc a été multipliée par 8,75 - jusqu'à 1120 kbit. Il existe également des interfaces rapides vers une RAM externe haute performance telle que la ZBTSRAM 200 MHz et la SDRAM DDR 200 Mbps.
L'émergence de la famille de puces Virtex-E a été rendue possible par le passage de la technologie CMOS 0,22 µm avec placage à cinq couches à des processus de 0,18 µm et placage à six couches.

Ainsi, dans les microcircuits de cette famille, par rapport à Virtex, sont augmentés :

• capacité logique équivalente (trois fois) ;
• nombre de normes d'E/S prises en charge (de 17 à 20) ;
• le nombre maximum de contacts d'entrée-sortie utilisateur (par 1,5 fois, de 512 à 804) ;
• performances des unités d'E/S (1,5 fois - de 200 à 320 MHz) ;
• nombre de modules de réglage automatique de latence intégrés - modules DLL (deux fois - de quatre à huit);
• nombre de blocs d'E/S utilisateur (jusqu'à 560).

Tableau 2. Paramètres des puces de la famille Virtex-E

De nombreux systèmes de mise en réseau et d'imagerie hautes performances nécessitent de grandes quantités de RAM. En réponse, Xilinx a publié une version de mémoire plus grande de la famille Virtex-E au début de 2000, le Virtex-EM (XCV504E et XCV812E).

Tableau 3. Paramètres des puces à capacité de mémoire de bloc accrue de la famille Virtex-EM

Ces microcircuits constituent une plate-forme efficace et fiable pour la construction de systèmes de commutation avec un débit de transmission de 160 Gbit/s (tableau 3). Le débit élevé a été obtenu en augmentant la taille de la mémoire de bloc à deux ports à 1 Mbit et en utilisant deux couches (distribution supérieure et du signal d'horloge) dans la métallisation à six couches, réalisée à l'aide de la technologie du cuivre.

Famille Virtex II met en œuvre une nouvelle idéologie pour la formation de plates-formes FPGA, qui permet aux FPGA de devenir le composant principal d'un appareil numérique. Sur une puce de la famille Virtex-ll, vous pouvez créer un système numérique complexe avec une capacité logique allant jusqu'à 8 millions de portes système. Dans le même temps, par rapport à un circuit intégré sur mesure de la même fonctionnalité, le temps de développement est considérablement réduit. La famille Virtex-ll comprend 11 microcircuits qui diffèrent par leur capacité logique (tableau 4).

Tableau 4. Principaux paramètres du FPGA de la famille Virtex-ll

La famille convient à la conception d'une large classe de systèmes hautes performances avec un degré d'intégration faible et élevé, tels que des dispositifs de communication de données et des dispositifs de traitement numérique du signal. Les puces de la famille Virtex-ll mettent en œuvre des solutions complètes dans le domaine des télécommunications, des systèmes de réseau, des communications sans fil, du traitement du signal numérique en utilisant des interfaces avec PCI, LVDS et DDR. Un exemple de telles solutions est la mise en œuvre des processeurs PowerPC 405 et MicroBlaze. La technologie CMOS utilisée pour la production de microcircuits avec des normes topologiques de 0,12-0,15 microns et huit couches de métallisation permet de mettre en œuvre des projets à haute vitesse et à faible consommation d'énergie.

La capacité logique des microcircuits de la famille Virtex-ll est de 40 mille 8 millions de portes système sur une puce, la fréquence d'horloge interne dépasse 400 MHz, le taux d'échange de données est supérieur à 840 Mbps par broche d'entrée-sortie. La quantité de mémoire distribuée atteint 1,5 Mbit, la mémoire intégrée, implémentée sur des blocs de RAM à double port d'une capacité de 18 kbit chacun, est de 3 Mbit. Des interfaces vers des modules de mémoire externes tels que DDR-SDRAM, QDR™-SRAM et Sigma RAM sont fournies.

Les microcircuits de la famille contiennent des blocs multiplicateurs 18x18 bits, jusqu'à 93184 registres/verrous avec activation d'horloge et réinitialisation et réglage synchrones/asynchrones, et 93184 générateurs de fonctions (4-LUT). Le contrôle de la synchronisation est assuré par jusqu'à 12 modules de contrôle de la synchronisation (DCM) et 16 multiplexeurs d'horloge globaux. Fournit un réglage fin des fronts d'horloge, de la multiplication de fréquence, de la division de fréquence, du déphasage haute résolution et de la protection EMI.

La technologie Active Interconnect utilisée permet d'obtenir une structure de routage segmentée de quatrième génération avec des délais prévisibles qui ne dépendent pas du facteur de sortance en sortie.

Jusqu'à 1108 blocs d'E/S programmables par l'utilisateur, 19 normes d'E/S unipolaires et six normes d'E/S différentielles prennent en charge la plupart des normes de signaux numériques. Les registres d'entrée et de sortie à double débit de données intégrés fournissent une signalisation LVDS à 840 Mbps. Capacité de courant programmable - 2-24 mA par sortie.

L'impédance de chaque bloc d'E/S est programmable. Les puces Virtex-ll sont compatibles avec les bus PCI-133/66/33 MHz. Il existe cinq modes de chargement de configuration. Le cryptage de la séquence de configuration est effectué selon la norme TRIPLE DES, prise en charge de la configuration - selon la norme IEEE 1532. Une reconfiguration partielle est possible. La tension d'alimentation du noyau de cristal est de 1,5 V, les blocs d'E / S - 1,5-3,3 V, selon la norme de signal programmée.

Les puces sont fabriquées à l'aide de la technologie CMOS avec des normes de conception de 0,15 µm (la longueur de canal des transistors à grande vitesse est de 0,12 µm) et huit couches de métallisation.

Famille Virtex-ll Pro est conçu pour créer des systèmes basés sur des cœurs IP intelligents et des modules paramétrables personnalisés. Les microcircuits de la famille sont optimisés pour la mise en œuvre de solutions complètes dans le domaine des télécommunications, des communications sans fil, des réseaux, de la vidéo et du traitement numérique du signal. Pour la première fois, l'architecture de la puce comprend des émetteurs-récepteurs multibits RocketIO et des cœurs de processeur PowerPC. Ils sont fabriqués en technologie CMOS avec une norme topologique de 0,13 micron et une métallisation en cuivre à neuf couches, ce qui a permis de réduire la taille du cristal et la consommation électrique par rapport aux puces de la série précédente.

Tableau 5. Principaux paramètres du FPGA de la famille Virtex-ll Pro

L'architecture des matrices Virtex-ll et Virtex-ll Pro est la même. La plupart des caractéristiques techniques coïncident également (tableau 5). Les différences entre les puces des deux familles sont les suivantes :

• valeur limite inférieure de la tension d'alimentation périphérique : 2,5 V contre 3,3 V pour la série Virtex-ll ;
• performances supérieures de Virtex-ll Pro ;
• séquence de brochage et de configuration différente, bien que les conceptions réalisées sur les puces de la série Virtex-ll puissent être transférées vers les puces Virtex-ll Pro ;

La série Virtex-ll Pro est la première famille de FPGA FPGA à intégrer des émetteurs-récepteurs RocketIO et des cœurs de processeur PPC405.

RocketIO est un émetteur-récepteur série en duplex intégral (SERDES) prenant en charge les connexions de 2 à 24 canaux avec des bandes passantes de 622 Mbps à 3,125 Gbps. Taux de transfert de données bidirectionnel -120 Go / s. Dans chaque canal, une boucle de rétroaction interne est possible. L'émetteur-récepteur possède des fonctionnalités telles que la génération et la récupération d'horloge (CDR) intégrées, l'égalisation de fréquence par insertion/suppression de caractères, la délimitation par virgule programmable, l'interface interne 8, 16 ou 32 bits, l'encodeur 8/10 bits, et décodeur. RocketIO est compatible avec les protocoles de transmission Fibre Channel, Gigabit Ethernet, 10 Gb Attachment Unit Interface (XAUI) et les émetteurs-récepteurs à large bande. Les terminaisons internes du récepteur/émetteur configurables par l'utilisateur sont de 50/75 ohms. Cinq niveaux de tension différentielle de sortie sont fournis, quatre niveaux de préaccentuation sont sélectionnables. Tension d'alimentation de l'émetteur-récepteur 2,5 V.

L'unité de processeur PowerPC est un cœur intégré avec une fréquence d'horloge allant jusqu'à 400 MHz avec une architecture Harvard, un chemin de transmission de données en pipeline à cinq étages et une multiplication/division matérielle. Le bloc contient également trente-deux registres à usage général de 32 bits, des instructions bidirectionnelles associatives et des caches de données d'une capacité de 16 Ko chacun, un bloc de gestion de la mémoire, des tampons de recherche de traduction (TLB) à 64 entrées, un module spécial intégré interface mémoire. Les tailles de page peuvent varier de 1K à 16 Mbps. Il y a une minuterie intégrée. L'unité de processeur prend en charge l'architecture de bus IBM CoreConnect, les opérations de débogage et de trace. Sa consommation électrique est faible : 0,9 mW/MHz.

Le FPGA de la série Virtex basé sur une technologie industrielle avancée, offrant des performances élevées et une rentabilité élevée, est l'un des principaux types de circuits logiques programmables utilisés par les développeurs du monde entier. Et depuis leur sortie en mars 2002, Xilinx a livré plus de 100 XNUMX cœurs PowerPC basés sur des puces FPGA Virtex-ll Pro.

Auteur : M. Kuzelin ; Publication : cxem.net

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