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ENCYCLOPÉDIE DE LA RADIOÉLECTRONIQUE ET DU GÉNIE ÉLECTRIQUE Sélecteurs de chaînes TV modernes avec synthèse de fréquence. Encyclopédie de la radioélectronique et de l'électrotechnique
Encyclopédie de l'électronique radio et de l'électrotechnique / TV Les sélecteurs dont le principe de fonctionnement est basé sur la synthèse de fréquence sont appelés sélecteurs PLL (« Phase Locked Loop »). Ces sélecteurs sont également appelés numériques, car ils sont contrôlés par le processeur TV via un bus numérique I2C bidirectionnel à deux fils. La synthèse de fréquence augmente considérablement la précision du réglage d'une chaîne de télévision, simplifie l'utilisation du téléviseur, tout en conservant la possibilité de réglage manuel pour obtenir une qualité d'image optimale [1 - 4]. Avant de passer à la description des sélecteurs, clarifions certains termes et conventions adoptés pour les sélecteurs PLL. Le flux d'informations sur le bus numérique I2C peut être transmis dans deux directions : depuis le processeur et vers le processeur. Lorsqu'il est dirigé du processeur vers un sélecteur (par exemple une commande set), ce mode est appelé WRITE. La transmission inverse du flux d'informations (du sélecteur) correspond au mode READ, qui est établi lorsque le sélecteur informe à un moment donné le processeur de son état ou confirme celui précédemment établi (à la demande du processeur). Tous les sélecteurs PLL n'ont pas ce mode. Les désignations suivantes sont utilisées : AS (Adress Select) - bus d'adresses : SDA - bus de données série ; SCL (Select Clock) - bus de synchronisation, impulsions d'horloge ; LW - tension d'alimentation du synthétiseur (+5 V) ; L'ADC est un ADC à cinq niveaux intégré au synthétiseur et vous permet de contrôler un appareil supplémentaire via un sélecteur. Dans le tableau 1 à 3 indiquent les informations les plus importantes sur les sélecteurs PLL produits par SELTEKA JSC (Kaunas, Lituanie) [5] et leurs analogues - les sélecteurs modernes disponibles auprès de sociétés étrangères (les modèles nationaux, malheureusement, n'ont pas encore été introduits dans la production de masse) . D'autres informations générales à leur sujet et sur leurs paramètres ont été publiées dans [1]. Rappelons qu’ils constituent tous des modèles d’unification européenne à toutes les vagues. L'entrée d'antenne est de type CEI (SNIR), la sortie IF est symétrique. Dans le tableau 2 et 3 Un - tension de réglage ; La broche 1 est la plus proche de l’entrée de l’antenne. Les sélecteurs ont KS-H-132. Le KS-H-134 n'a que 11 broches. Dans ces sélecteurs, la tension d'alimentation est de +5 V et il n'y a pas de broche spéciale pour la tension UPLL, mais il y a une broche pour la tension de réglage (0,5...28 V) - une sortie UH qui facilite le contrôle du fonctionnement des sélecteurs et permet un réglage manuel.
Le modèle le plus simple est le KS-N-62. La vitesse d'accord, à partir d'une fréquence de 132 MHz en sous-bande A, 356 MHz en sous-bande B et 678 MHz en sous-bande C, change (logiciel) comme suit. pour compenser la non-linéarité de la dépendance de la capacité des varicaps sur la tension de réglage. Dans le sélecteur KS-H-64, la vitesse de réglage est également modifiée par logiciel. Le programme lui-même est « câblé » dans le processeur. KS-H-92 est un sélecteur plus avancé et complexe. La vitesse de syntonisation ralentit (légèrement - légèrement) à proximité de la chaîne de télévision pour réduire le désaccord résiduel. Les tableaux présentent les paramètres de la version modernisée (fin 1998) du sélecteur KS-H-92, dans laquelle la puce TSA5522M de PHILIPS est installée à la place d'un synthétiseur de MOTOROLA. Cette option est devenue un analogue du sélecteur 3402RNS de TEMIC. Le sélecteur KS-H-92L est une variante du KS-H-92 avec une entrée d'antenne étendue (32.2 mm). Le sélecteur KS-H-132 a une fonctionnalité similaire, mais avec une faible tension d'alimentation. Le sélecteur le plus récent aujourd'hui peut s'appeler KS-H-134 (développé en 1998). Il modifie les limites des sous-bandes de fréquences reçues : A - du canal de diffusion 1 au canal câblé SK6 (47... 158 MHz). B - de SK7 à SK37 (158...438 MHz) ; C - de SK38 au canal 69 (438...862 MHz). Un mode de test a été introduit et la vitesse de réglage change automatiquement. Lorsque la boucle du système PLL est fermée (dans la bande de capture du canal), la vitesse d'accord est commutée, et en l'absence de fixation, la vitesse est inversée. Le logiciel d'activation/désactivation de la fonction de vitesse de réglage vous permet de passer au réglage manuel. En figue. La figure 1 montre un schéma fonctionnel d'un sélecteur PLL (en utilisant l'exemple du KS-H-92). Il se compose de trois canaux identiques pour l’extraction, l’amplification et la conversion du signal. Chaque canal est conçu pour fonctionner dans une seule sous-bande (A, B ou C). Considérons la construction d'un des canaux, par exemple pour la sous-bande A.
Le signal radio provenant de l'entrée de l'antenne est isolé par le circuit d'entrée, qui agit comme un filtre passe-bande (BF). et passe à un amplificateur radiofréquence (RFA). assemblé sur un transistor à effet de champ. La charge de l'amplificateur RF est un filtre passe-bande (PF). Le circuit d'entrée et le filtre passe-bande sont réglés par varicaps. Le signal amplifié est envoyé à la puce DA1, qui contient trois mélangeurs hétérodynes équilibrés séparés (C/G). Les circuits des oscillateurs locaux sont également reconstruits à l'aide de varicaps. Le signal FI est isolé par un filtre passe-bande (BPF) et, après une étape d'adaptation, arrive aux bornes de sortie du sélecteur (sortie FI). Le signal de l'oscillateur local via le commutateur (Comm) est fourni à la puce du synthétiseur de fréquence DA2. En figue. La figure 2 montre un fragment d'un schéma fonctionnel de synthétiseur, qui comprend un oscillateur modèle (OG) de fréquence Fo, un premier diviseur programmable (PD1) avec un coefficient de division K et un deuxième diviseur programmable (PD2) avec un coefficient de division N, un détecteur de phase de fréquence (PD) et un filtre actif basses fréquences, qui sert d'intégrateur (I). Ce dernier ne fait pas partie du microcircuit, mais il fonctionne dans la boucle du système PLL et met en œuvre des changements dans la vitesse de réglage. La fréquence du signal de référence est stabilisée par un résonateur à quartz à 4 MHz.
Le diviseur PD1 est conçu de telle manière que son coefficient de division K est défini par le processeur en stricte conformité avec l'étape de réglage établie selon le tableau. 4.
Comment fonctionne un synthétiseur dans l'anneau d'un système PLL pulsé lorsque la fréquence de l'oscillateur local passe de Fg1 à la fréquence Fg2 et Fg2>Fg1 ? Pour que les entrées du détecteur fréquence-phase contiennent des signaux de même fréquence de comparaison (Fcp). La fréquence de sortie de l'oscillateur local doit satisfaire au rapport Fо/K=Fг/N. Une modification du coefficient de division N par un entraîne une modification correspondante de la fréquence F, du pas minimum de la grille de fréquence de l'oscillateur local. Au premier instant après l'augmentation de N, la fréquence du signal à la sortie du diviseur programmable PD2 deviendra inférieure à Fcp et le détecteur fréquence-phase commencera à générer des impulsions de correction, qui sont converties par l'intégrateur en une tension de commande augmentée (Uyрp ). Cette tension est fournie aux varicaps de l'oscillateur local (ainsi qu'au circuit d'entrée et au filtre passe-bande dans chaque canal sélecteur). La fréquence de l'oscillateur local augmentera jusqu'à ce que les valeurs de fréquence aux deux entrées du détecteur de phase de fréquence soient égales. En conséquence, la différence de phase obtenue (inadéquation résiduelle) sera maintenue constante. Par conséquent, la modification du coefficient de division N assure un réglage en fréquence du sélecteur. De plus, chaque valeur du pas d'accord correspond à une certaine valeur de la fréquence de comparaison (tableau 4). Il est facile de voir que la vitesse de réglage dépend des paramètres de l’intégrateur. Ainsi, une augmentation de cinq fois du courant d'entrée de l'intégrateur entraîne une augmentation significative de la vitesse de réglage. Cette méthode de contrôle est appelée Charge Pump. Il convient toutefois de garder à l'esprit que la vitesse de réglage est limitée par la condition de stabilité, comme dans tout système de contrôle automatique. Dans le tableau La figure 4 donne également les valeurs du coefficient D nécessaires à la détermination du coefficient de division N. Pour calculer ses valeurs, utiliser la relation N=D(Fgn + Fpch, où Fgn est la fréquence de l'oscillateur local du signal image, Fpch est la convertisseur de fréquence image. En calcul binaire, pour fixer les coefficients de programmation, le nombre N a la forme : N=16384 N14+8192 N13+4096 N12+ 2048 N11+1024 N10+512 N9+256 N8+ 128 N7+64 N6+32 N5-4 6 N4+8 N3+ 4 N2+2.N 1+N0, où N14 - N0 sont des bits d'information qui prennent la valeur 0 ou 1. Enfin, nous devrions parler du protocole d'échange de signaux entre le sélecteur PLL et le système de contrôle à microprocesseur dans différents modes. En mode RECORD, le protocole d'échange est constitué de cinq octets de huit bits chacun : un octet d'adresse, deux octets du diviseur logiciel PD2 et deux octets de contrôle. A la fin de chaque octet, le sélecteur doit envoyer un signal spécial ACK (Acknowledge), confirmant l'exactitude des informations reçues. En général, le protocole d'échange dans ce mode est présenté dans le tableau. 5. Il convient de garder à l'esprit que le même bit dans les octets de contrôle a des désignations différentes pour différents modèles de sélecteur. Par exemple, le bit P14 désigne 5I pour le sélecteur KS-H-62, T14 pour le KS-H-64 et CP pour le reste. Par conséquent, dans les tableaux, ces bits sont désignés par la lettre P (PORT) avec un numéro numérique de série, et les désignations d'un sélecteur spécifique peuvent être indiquées entre parenthèses. Valeurs de bits. ceux marqués d'un X dans les tableaux ne sont pas utilisés pour le contrôle.
Le bit d'adresse R/W (Lecture/Ecriture) fait passer le sélecteur en mode READ ou WRITE. Lorsque R/W=0, le mode RECORD est activé. Pour les sélecteurs sans mode READ, c'est le seul état. MA1 et MA0 sont des bits permettant de sélectionner l'adresse souhaitée si le téléviseur contient plusieurs sélecteurs (par exemple, un deuxième sélecteur pour un appareil « Frame in Frame »). La modification de l'adresse s'effectue en modifiant la tension sur la broche AS conformément au tableau. 6. Lorsque vous utilisez un sélecteur MA1=0 et MA0=1 sur un téléviseur, ou que la broche AS reste libre.
Les bits N14-N0 (voir tableau 5) définissent le coefficient de division du diviseur programmable PD2, comme mentionné ci-dessus. Le bit P14, déjà mentionné, est le bit de pompe. Pour le sélecteur KS-H-62, avec P14(51) égal à 1, la vitesse d'accord augmente à partir de certaines fréquences dans chaque sous-bande. Pour les autres sélecteurs, avec la même valeur du bit P14 (T14, CP), un réglage accéléré est prévu. Dans le sélecteur KS-H-134, les bits P13 - P11 (T2 - T0) contrôlent l'activation et la désactivation des modes de test interne et de pompage automatique conformément au tableau. 7.
Dans le sélecteur KS-H-64, les bits P11(T11) et P10(T10) contrôlent le diviseur programmable PD1 comme indiqué dans le tableau. 8.
Dans d'autres sélecteurs, les bits P10 (RSA) et P9 (RSB) sont utilisés pour contrôler ce diviseur selon le tableau. 9, et les bits P13 et P12 doivent avoir la valeur 0, et le bit P11 doit avoir la valeur 1. Puisque le sélecteur KS-H-62 est effectué avec un seul pas de réglage (62,5 kHz), alors pour lui, les bits P11, P10 et P9 sont égaux à 1. Le bit P8 est à 0 pour tous les sélecteurs sans exception.
La commutation de sous-bande est concentrée dans le dernier octet de contrôle. De plus, le nombre de bits utilisés peut aller de trois à cinq (les bits restants ne sont pas utilisés). Pour le sélecteur KS-H-62, il s'agit de P7 - RZ dans le tableau. 10, pour KS-H-64 - РЗ (ВЗ) - Р0 (В0) dans le tableau. onze.
Pour KS-H-134 (Tableau 12), KS-H-92 et KS-H-132 (Tableau 13), utilisez les trois chiffres les moins significatifs P2 (BS2) - P0 (BS0).
En mode READ, le protocole d'échange est constitué d'un octet d'adresse et d'un octet d'état. Le bit R/w dans l'octet d'adresse doit être égal à 1. Il n'y a aucun autre changement dans cet octet (voir Tableau 5, 14).
Octet d'état pour les sélecteurs KS-H-92. KS-H-132. KS-H-134 est présenté dans le tableau. 14. Le bit POR (Power On Reset) signale que le sélecteur est sous tension. Le bit POR est 1 lorsque l'alimentation est appliquée. Le bit FL (In lock Flag) est un signal sur le fonctionnement du système PLL. Lorsque le bit FL est à 1, la boucle PLL est fermée. Le bit ACPS (drapeau Automatic Charge Pump Switch) informe sur le fonctionnement du dispositif de commutation automatique de PUMP dans le sélecteur KS-H-134. Le bit ACPS est actif à l'état 0. Les bits A0-A2 sont les signaux de sortie d'un CAN à cinq étapes. Pour les sélecteurs avec mode LECTURE (voir tableau 14), les paramètres ADC et les combinaisons de niveaux A0-A2 sont les mêmes et sont répertoriés dans le tableau. 15. L'ADC permet par exemple de piloter un sélecteur via un bus à trois fils (norme américaine).
Quelques mots supplémentaires sur les processeurs de contrôle. Il y en a beaucoup. Ils diffèrent les uns des autres par le remplissage de la ROM interne (« firmware »). Pour sélecteurs KS-H-92. Le KS-H-132 est le mieux adapté au processeur PHIUPS PCA84C640-30. littérature
Auteur : A.Burkovsky, Saint-Pétersbourg
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