|
Arabic
Bengali
Chinese
English
French
German
Hebrew
Hindi
Italian
Japanese
Korean
Malay
Polish
Portuguese
Spanish
Turkish
Ukrainian
Vietnamese
ENCYCLOPÉDIE DE LA RADIOÉLECTRONIQUE ET DU GÉNIE ÉLECTRIQUE Calcul d'un synthétiseur basé sur PLL avec DPCD. Encyclopédie de l'électronique radio et de l'électrotechnique
Encyclopédie de l'électronique radio et de l'électrotechnique / Calculs radioamateurs Le but de l'article est de montrer, à l'aide de l'exemple d'un microcircuit de synthétiseur (KR1015XK2,3), le calcul des coefficients de division et des rapports de fréquence d'un synthétiseur de fréquence basé sur une PLL avec DPCD comme le plus simple et le plus accessible au plus grand nombre des radioamateurs. L'article ne propose pas de circuit synthétiseur de fréquence, mais calcule uniquement les coefficients de division et les rapports de fréquence. Le circuit de commande de synthétiseur universel présenté est destiné aux microcircuits de synthétiseur avec entrée de données série (KR1015XK2,3, etc. [8]). Les microcircuits de synthétiseur d'autres types ont une interface plus pratique et ne nécessitent pratiquement pas de "kit de carrosserie" supplémentaire (microcircuit NJ8820 [2, 3]). Par conséquent, seul un schéma fonctionnel du synthétiseur est donné, et même alors pas tout. De plus, sa partie principale (à l'exception du VD et du LPF) est généralement contenue dans les microcircuits des synthétiseurs de fréquence (par exemple, KR1015XK2,3; NJ8820, etc. [8]).
Le schéma fonctionnel du synthétiseur [1] est illustré à la Fig. 1, où les désignations suivantes sont acceptées :
Le code de commande du synthétiseur est illustré à la Fig.2.
Les principaux rapports de fréquence du synthétiseur : - dF - pas de grille de fréquence minimum ; - dF=N*Fo, où N est un nombre entier par lequel le facteur de division du VD change ; - Fo - fréquence de référence de FD ; - FBX - fréquence synthétisée Fin \uXNUMXd Fo * K * Kdpkd + Fo * N * Kps, où K est le coefficient de division du VD (Kvd). Calcul des coefficients de division nombre entier sans reste. Le coefficient de division du PS Kps \uXNUMXd (Fin / (Fo * K) - Kdpkd) / (N * Fo), c'est-à-dire le reste de la division lors du calcul du rendement, divisé par le pas de grille de fréquence minimum. Coefficient de division OD Code=Fkv/Fo, c'est-à-dire la fréquence du cristal de référence divisée par la fréquence de référence du DP. Certains types de synthétiseurs ont des rapports de division OD fixes (KR1015HKZ a le code = 1024 ; 2560 ; 5120). Exemple de calcul de synthétiseur 1. Données initiales : - synthétiseur - microcircuit KR1015HKZ (Kdpkd <4095, Code 5120, 2560,1024 ; Fmax<10 MHz). - diviseur externe K1507IE1 (Kvd 10/11,20/22,40/44) ; - Fin= 135000 kHz ; -dF=25kHz. 2. Sur la base de Fin et Fmax, nous sélectionnons Kdel 20/22, c'est-à-dire Kvd=20, N=2. Ensuite, nous calculons Fo comme dF/N=25/2= 12,5 kHz. Prenons Code=1024, puis Fkv=12,5*1024=12800 kHz. Si on prend Kdel 40/44, on obtient Fo=6,25 kHz et avec Code=1024 Fkv=6,25*1024=6400 kHz. Définissons maintenant dFdpkd (pas de fréquence par unité de code DPKD) comme FoKvd=b,25*40=250. Ensuite, vous pouvez calculer le code DPKD et le code PS : Code DPKD=Fin/(dFdpkd==135000/250=540. Le reste étant nul, code PS=0. Pour une fréquence de 135050 kHz, le reste = 50 et donc le code PS=50/25=2. 3. Lors du calcul, les restrictions suivantes doivent être prises en compte : - codes DPKD minimum et maximum (déterminés par le type de synthétiseur sélectionné) ; - le code PS maximum doit être > Kvd ; - fréquences maximales pour les entrées de signal et d'oscillateur de référence. Circuit de contrôle de synthétiseur universel Cette version du circuit est conçue pour la bande VHF FM 145 MHz, 80 canaux principaux et 80 canaux supplémentaires. Le schéma se compose de deux nœuds principaux (indépendants) : - schéma de génération et de saisie du code du synthétiseur ; - schéma de génération du numéro de canal et de l'indication. Le circuit de génération et d'entrée du code (Fig. 3) est conçu pour un synthétiseur de type KR1015XK3 ou tout autre avec entrée de code sous forme série (jusqu'à 32 bits). La variante ci-dessus est conçue pour un code à vingt chiffres Pour changer la capacité du code, il faut changer le recalcul K du compteur D2. Les codes de fréquences entrés dans le synthétiseur sont enregistrés en ROM. Comment composer un firmware ROM est décrit ci-dessous.
Le schéma comprend les nœuds suivants : - générateur et contre-diviseur par 20 (D1.1, D1.2, D2, VD1, VD2) ; - schéma de lancement et de liaison (D3, D1.5) ; - schéma de génération de code et d'enregistrement des signaux du synthétiseur (D5, D6, D1.3, D1.4, D4, VT1). Le circuit est démarré par l'impulsion START. Le circuit de liaison génère une impulsion de validation de comptage D2 et une mise sous tension D5, liée au front montant des impulsions de générateur D1, D2. Après avoir compté 20 impulsions, le circuit de déclenchement revient à son état d'origine et l'alimentation est coupée de D5. Les données sont émises par la sortie D6, les horloges d'entrée de données vers le synthétiseur sont émises depuis la sortie D4 et un signal d'écriture de code vers le synthétiseur PDCA est émis depuis la sortie 13 D3.2 (il peut avoir un niveau constamment élevé). Fonctionnement du circuit de commande du synthétiseur universel 1. Le code du canal sélectionné est défini (niveaux TTL aux broches 1-6,23, 22,19D5). 2. Le signal START (impulsion positive) est mis à "1" trigger D3.1. 3. Le front montant de l'horloge générée par le générateur en D 1.1, D 1.2 est mis à "1" déclencheur D3.2. Un signal de bas niveau de la broche 12 D3.2 permet au compteur (coefficient 20) de fonctionner sur D2.1, D2.2, et un signal de haut niveau de la broche 13 D3.2 permet la sortie des horloges d'enregistrement vers le synthétiseur via D4 et l'alimentation est fournie à la ROM D5 en utilisant D1.5 et VT1. Un signal de haut niveau est également formé à l'entrée de sélection du synthétiseur (REC). 4. Les données saisies dans le synthétiseur sont converties en un code série à l'aide du multiplexeur D6. 5. Les impulsions d'horloge d'enregistrement de données sont formées à partir des impulsions du générateur D1.1, D1.2 par les éléments D1.3, D1.4, C2, C3, R4. L'impulsion d'horloge du générateur est retardée, puis une courte impulsion est formée à partir de son front avant. Ainsi, l'horloge d'écriture tombe toujours exactement sur le bit de données correspondant. 6. Après que le compteur compte 20 impulsions, des signaux de niveau haut apparaissent sur les broches 11 D2.2 et 5 D2.1, ce qui entraîne l'apparition d'un signal de niveau haut sur les broches 4 D3.1 et 10 D3.2. Les déclencheurs D3.1, D3.2 sont mis à leur état initial. Ainsi, le compteur arrête de compter, l'alimentation est supprimée de la ROM, l'alimentation de l'horloge d'écriture au synthétiseur s'arrête, le signal de sélection du synthétiseur (REC) passe au niveau bas et les données entrées sont entrées dans les compteurs du synthétiseur. 7. Après avoir changé le code, un signal START doit être donné et la nouvelle valeur de code est entrée dans le synthétiseur. 8. Le circuit est construit sur des puces CMOS qui peuvent être alimentées par une tension de 3 ... 15 V. La ROM est alimentée par 5 V, et donc la résistance R6 doit être sélectionnée en fonction de la tension d'alimentation de sorte que lorsque l'alimentation est appliqué à la ROM, il ne dépasse pas 5 .. .5,5 V 9. Il faut également tenir compte du fait que le synthétiseur a généralement des niveaux TTL pour les entrées de commande, il peut donc être nécessaire d'activer les circuits de blocage de niveau pour les signaux fournis au synthétiseur. Circuit de fixation de niveau - une résistance (1 ... 5 kOhm) connectée en série au circuit de signal et une diode connectée par la cathode au circuit d'alimentation du synthétiseur. 10. Le schéma d'ajustement ci-dessus ne nécessite pas. La fréquence du générateur n'est pas critique, aux valeurs nominales indiquées - environ 100 kHz. Le schéma de génération du numéro de canal et de l'indication Le circuit (Fig. 4) contient un compteur BCD du numéro de canal (D5, D6), qui est utilisé pour indiquer le numéro de canal (D7, D8, HL1, HL2) et adresser la ROM. Le nombre de canaux maximum pouvant être mis en œuvre dans ce schéma est de 99 (dans le schéma ci-dessus, le nombre de canaux maximum est de 80).
Lorsque le compteur est allumé et débordé, le circuit est réglé sur le 40e canal (il peut être réglé par n'importe quelle soudure des entrées SO ... S3 des compteurs D5, D6). Les boutons S1, S2 augmentent ou diminuent le numéro de canal. Le bouton S3 est conçu pour modifier le code du synthétiseur, par exemple pour réduire la fréquence d'émission de 600 kHz en mode répéteur. Sur les éléments D1.5, D1.6, D2.6, D4, un schéma d'installation de compteur est réalisé. Sur les éléments C8...C11,VD4...VD7,R14...R18, un circuit de génération de signal START pour le circuit d'entrée de code de synthétiseur est réalisé. Comme on peut le voir sur le schéma, le signal START est généré dans les cas suivants : - changer le numéro de canal (par les boutons S1, S2); - modification du code (en appuyant et en relâchant le bouton S3) ; - à la mise sous tension (éléments D1.5.D1.6). Circuit de génération de signal START La figure 5 montre une variante du circuit de génération de signal START, qui est pratique à utiliser lors de l'utilisation de commutateurs de codage de type PP8-1 ou similaire à la place du circuit électronique pour générer le numéro de canal. Ce circuit est en fait un circuit de liaison de la phase de l'impulsion d'écriture de code dans le DPCD à la phase de la fréquence de référence du synthétiseur, ce qui élimine l'apparition d'impulsions de désadaptation en sortie du discriminateur de phase du synthétiseur lors de l'écriture d'un code constant dans la DPDC.
Fonctionnement du circuit de génération du signal START (Fig. 5) A partir du front positif de l'impulsion du générateur, une courte impulsion START positive est formée, qui est envoyée au circuit de commande du synthétiseur. A partir du front négatif de l'impulsion du générateur, une impulsion de mise à "1" de la gâchette se forme. Le front montant du signal de fréquence de référence du synthétiseur (broche 14 KR1015HKZ) remet le déclencheur à "0". Le signal (chute négative) de la sortie du déclencheur entre les informations entrées dans le synthétiseur dans ses compteurs. Ainsi, l'enregistrement des informations est cadencé dans le temps à la fréquence de référence du synthétiseur, l'apparition d'impulsions de désadaptation en sortie du détecteur de phase du synthétiseur et le dépassement de fréquence dans l'anneau PLL sont exclus. La fréquence de l'oscillateur doit être sélectionnée en fonction de la vitesse de réponse du circuit à un changement de canal (1...10 Hz). Il faut tenir compte du fait que le signal provenant du synthétiseur a un niveau élevé - environ 5 V. Par conséquent, le circuit fonctionne à une tension d'alimentation ne dépassant pas 9 V. Sinon, un circuit de serrage de niveau doit être installé à la sortie . Le schéma n'est pas critique pour les cotes des éléments et ne nécessite pas de configuration. Auteur : S. Gurov, Saint-Pétersbourg ; Publication : N. Bolchakov, rf.atnn.ru
Cuir artificiel pour émulation tactile
15.04.2024 Litière pour chat Petgugu Global
15.04.2024 L’attractivité des hommes attentionnés
14.04.2024
▪ Appareil portable qui répond aux pensées humaines ▪ interrupteur de lumière liquide ▪ Technologie de remise à neuf de vieux moteurs ▪ Les forêts n'économisent pas de l'excès de dioxyde de carbone
▪ rubrique du site Biographies de grands scientifiques. Sélection d'articles ▪ article Colosse aux pieds d'argile. Expression populaire ▪ article La tomate est-elle un fruit ou un légume ? Réponse détaillée ▪ Article sur la verveine officinale. Légendes, culture, méthodes d'application
Page principale | bibliothèque | Articles | Plan du site | Avis sur le site
www.diagramme.com.ua |
Voir d'autres articles section 
Dernières nouvelles de la science et de la technologie, nouvelle électronique :
Toutes les langues de cette page