Synthétiseur de fréquence TSA6060. Donnée de référence

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Philips Semiconductors est l'un des principaux fabricants de synthétiseurs de fréquences, de puces d'émetteurs radio, de récepteurs et d'autres éléments utilisés directement ou indirectement dans les systèmes de communication radio. Les synthétiseurs de fréquence de Philips Semiconductors sont utilisés pour construire des modules de canaux radio pour les alarmes de voiture, des systèmes de collecte et de traitement d'informations provenant de sites distants, des systèmes de sécurité et de contrôle d'accès et des systèmes de radiotéléphonie.

La puce TSA6060 [1] produite par Philips Semiconductors est conçue pour construire des synthétiseurs numériques avec une boucle à verrouillage de phase (PLL) fonctionnant dans les bandes AM et FM. Il comprend tous les éléments nécessaires pour construire un synthétiseur de fréquence avec une PLL, à l'exception d'un oscillateur commandé en tension (VCO) et d'un filtre passe-bas (LPF). Le microcircuit comprend: un générateur et un diviseur de fréquence de référence, un diviseur de fréquence d'entrée avec un facteur de division programmable (17 bits), un détecteur de phase numérique, un amplificateur de courant à deux niveaux et un contrôleur pour communiquer avec le microcontrôleur en utilisant le protocole I²C. Le schéma fonctionnel de l'appareil est illustré à la fig. 1. Le tableau 1 donne les numéros, désignations et affectations des broches du microcircuit, dans le tableau 2 - ses principales caractéristiques techniques. Le microcircuit est disponible dans les boîtiers DIP16 et SO16, son brochage est illustré à la fig. 2.

Les informations sont écrites sur le microcircuit (sa programmation) s'effectue sur deux lignes - SDA et SCL - bus I²C [2]. Une adresse et quatre octets de configuration sont utilisés pour la programmation. L'octet d'adresse (octet AB) contient l'adresse de l'appareil et le bit AS (tableau 3). Si ce bit coïncide avec le niveau logique sur la sortie correspondante du microcircuit, des informations de configuration y sont écrites. A un je²Deux synthés indépendants l'un de l'autre peuvent être connectés au C-bus, et le bit AS vous permet de sélectionner le synthétiseur que vous souhaitez programmer. L'octet d'adresse n'est pas programmé, des informations y sont entrées lors de la production par le fabricant, le contenu du bit AS est déterminé par le potentiel sur la broche 12 du microcircuit.

Si seule une partie des informations doit être mise à jour (par exemple DBO+DB1), le TSA6060 peut être partiellement programmé. Dans tous les cas, le transfert doit être terminé par une "condition d'arrêt". Sur la fig. La figure 3 représente la séquence de transfert d'informations du microcontrôleur vers le synthétiseur de fréquence. L'affectation des bits des octets de configuration est la suivante (tableau 4) :

• R1, R2 définissent le pas de grille de fréquence (tableau 5);
• X détermine le mode de fonctionnement du circuit (« 0 » - bande AM, « 1 » - bande FM) ;
• Y contrôle les touches de sortie ("0" - la touche FM/AM est ouverte, la touche AM/FM est fermée, "1" - vice versa) ;
• Z définit la fréquence du résonateur à quartz utilisé ;
• BS contrôle le mode de la sortie du microcircuit du même nom (cette sortie est à collecteur ouvert), avec BS="0" la sortie est commutée dans un état haute impédance, avec BS="1" - en mode d'absorption de courant ;
• Т1, Т2, ТЗ déterminent les modes de test des circuits (tableau 6).

À Z="0", le microcircuit doit fonctionner avec un résonateur à quartz à 4 MHz, à Z="1" - à 8 MHz. Le facteur de division de fréquence d'entrée pour la bande AM (X="0") est S2-2⁰ +S3-2¹ +S4-2² + ... + + S15-2¹³ +S16-2¹⁴, et pour la bande FM (X="1") SO-2⁰ +S1-2¹ +S2-2² + ... + + S15-2¹⁵ +S16-2¹⁶.

De plus, pour AM, le facteur de division minimum est de 2⁶=64, pour FM - 2⁸= 256.

Si le bit CP (Current Amplifier Control Bit) est réglé sur "1", alors l'amplificateur délivre un courant d'environ 500 µA, ce qui fournit une vitesse de réglage rapide. Sinon (lorsque CP="0"), le courant est de 25 µA, offrant ainsi une plus grande précision d'accord.

Le schéma fonctionnel du synthétiseur PLL est illustré à la fig. 4, un circuit de commutation typique - sur la fig. 5. Dans le synthétiseur, à l'aide d'un détecteur de phase, les phases de la fréquence de référence sont comparées à la fréquence à la sortie du diviseur programmable, obtenue en divisant la fréquence du VCO. Lorsque la PLL est en mode "capture", c'est-à-dire lorsque le déphasage à l'entrée du détecteur de phase est inférieur à la valeur limite, la sortie de l'amplificateur de courant est dans un état de haute impédance, et la sortie du détecteur de capture de boucle (INLCK) est logique "1". Lorsque la boucle est hors du mode "capture", c'est-à-dire lorsque la différence de phase entre les signaux d'entrée est détectée par le détecteur de phase, l'amplificateur de courant génère des impulsions de correction pour le filtre de boucle (LPF). Pour la bande FM, le filtre est réalisé sur les éléments C5-C10-R7, pour AM - sur C6-C9-R6. La durée d'impulsion est proportionnelle à la différence de phase. Selon lequel des signaux arrivant au détecteur de phase est en avance sur l'autre, la sortie de l'amplificateur de courant passe soit en mode absorption, soit en mode source de courant, chargeant ou déchargeant ainsi les condensateurs du filtre de boucle à la tension nécessaire pour mettre la boucle PLL en mode capture. . En dehors du mode d'adaptation de phase, la sortie INLCK est "0" logique.
Riz. 6 illustre la séquence du processus de commande de fréquence. Sur le graphique supérieur, la fréquence de l'oscillateur est tracée le long de l'axe vertical : f1 - fréquence du VCO, f2 - fréquence stable de l'exemple d'oscillateur. Après avoir allumé le circuit, il est d'abord programmé. Ensuite, la fréquence du VCO commence à augmenter. Lorsque le déphasage entre f2 et fl est inférieur à la valeur limite (intervalles t1-t2, t3-t4 et t > 15), le drapeau interne passe à "0", indiquant que le circuit est en mode capture. Si la fréquence f1 augmente légèrement, le processus de réglage démarre, le drapeau interne passe à "1" et f1 revient dans la plage de capture (intervalle t2-t3). Si f1 diminue, tout est pareil (intervalle t4-t5). Le "1" logique à la sortie INLCK, indiquant que f1 est en mode capture, apparaît avec un retard égal à 8 périodes d'oscillation de f2. Ceci explique l'absence de "1" logique en sortie INLCK pendant les courtes périodes de capture t1-t2 et t3-t4.

Tableau 1

Tableau 2

Riz. 1. Schéma fonctionnel de l'appareil

Riz. 2. Brochage du microcircuit

Tableau 3

Riz. 3. La séquence de transfert d'informations du microcontrôleur au synthétiseur de fréquence

Tableau 4

Tableau 5

Tableau 6

Riz. 4. Schéma fonctionnel d'un synthétiseur PLL

Riz. 5. Circuit de commutation typique

Riz. 6. Séquence du processus de contrôle de fréquence

Publication : cxem.net

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